把大芯片切开，是在给良率买保险

麒麟 9050 Pro 的裸片照流出来了，编号 Hi36E0。两颗 Die，尺寸一模一样，都是 11.13mm × 10.84mm，单颗约 120.65 平方毫米。一颗计算 Die 跑中芯国际 N+3，一颗 SRAM Die 跑 N+2，靠 LogicFolding 垂直叠起来。叠完之后两颗 Die 通过微米级的垂直互连连在一起，信号路径被缩短，从功能上看就像一颗完整的芯片在工作。

先看省下来的东西。整包 footprint 比上代麒麟 9030S 的 122 平方毫米还小，两颗叠起来反倒比上一代一颗更省地方。等效平面密度约 238 Mtr/mm²，差不多是上代麒麟 9030（112 Mtr/mm²，158.8 亿晶体管）的两倍。这个数放在 PPT 上确实好看。

有个地方容易看漏：硅的面积没变小。两颗加起来 241 平方毫米，比上一代那颗还大。小下去的只是 footprint。密度能翻倍，靠的是把分母做小，分子一点没动。

再看良率这笔账。分析认为单颗 Die 的良率应该高于上代，可整包良率，也就是两颗都得是好的那个数，反而可能偏低，LogicFolding 的流程还得接着调。「可能偏低」这三个字值得多看两眼：它背后藏着一个大家默认成立、其实得单独证明的假设。

这跟基金经理分散持仓是同一本账。原来一个仓位押一只票，黑天鹅一来整仓归零；拆成两个仓位，单点失败只损一份。听上去稳赚，但管过钱的人都清楚，分散从来不免费，而且免费的分散多半没用。

风险得先独立。两颗 Die 的缺陷要分开建模，N+3 和 N+2 是两套工艺、两个缺陷密度，拿一颗的数去套另一颗，算出来的东西只能自娱自乐。

接着是管理费。封装、键合、测试全都要付现金。切得越碎，手续费越贵，KGD 分选、叠层对位、混合键合，每一项都要从良率里再扣一笔。

最后一件最容易算错：组合的总风险得乘出来。良率干久了会有个直觉，面积减半，良率翻倍。这直觉在单颗上成立，一上组合就失灵。良率的账从来是乘出来的。

给个具体的数。按 $Y=e^{-A\cdot D_0}$，缺陷密度取 0.1/cm² 当例子，120.65 平方毫米合 1.2065 cm²，单颗良率 $e^{-0.12065}\approx88.6\%$。切成两颗各 60 平方毫米，单颗升到 $\approx94.2\%$，看着涨了五个多点，可两颗都得好的概率是 $0.942^2\approx88.7\%$。

同样一块面积、同样一个缺陷密度，切两半再乘回去，跟整块直接算出来的一分不差。拆分本身不产生良率。

收益在别处。SRAM 那块挪到更成熟的 N+2，缺陷密度更低，便宜也更稳；留在逻辑那颗里的面积从 241 压到 120，最贵的那部分面积缩了一半。加上坏掉的 Die 可以在键合之前就被筛掉，不用等整个封装做完才发现里面有颗坏的。这才是「买保险」三个字的实际含义。切开真正买到的是这个。

所以划不划算，取决于两个数：两套工艺各自的缺陷密度，和封装环节要吞掉多少良率。这两个数不摊在桌上，任何「chiplet 必然省钱」的结论都是拍脑袋。

立场摆出来。制程节点推不动、缺陷密度压不下去的时候，把大芯片切开再叠起来，是当下能走通的理性解。它买的是面积和密度，付出去的是键合良率和封装复杂度。买保险要付保费，这条没有例外。

下次评估多 Die 方案，先把整包良率的乘法账算一遍，再算封装手续费，最后才回头看那张单颗 Die 的良率表。那张表最漂亮，也最不说明问题。